D Tipi Flip Flop

D tipi flip flop, senkron ve saat darbesiyle çalışan ardışıl mantık devrelerinin en önemlisidir. Set ve Reset hatları arasına eklenen evirici (NOT kapısı) sayesinde, ve girişlerinin aynı anda birbirine eşit (yani ikisinin de lojik 0 ya da lojik 1) olması tamamen önlenir. Bu sayede, tek bir (Data) giriş hattı kullanılarak flip-flop’un durum geçişleri güvenli bir şekilde kontrol edilebilir.

Temel asenkron SR mandalı (SR Latch) tasarımlarında karşılaşılan en büyük dezavantajlardan biri, ve (NAND kapılı tasarımdaaktif düşük seviye) belirsiz giriş koşulunun yasak olmasıdır. Bu durum, her iki çıkışı da aynı anda lojik “1” seviyesinde olmaya zorlayarak geri besleme hattındaki kilitleme (mandal) mantığını bozar ve kararsızlığa yol açar. Sonrasında hangi giriş lojik “1” seviyesine daha önce ulaşırsa, devrenin o anki çıkış durumunu o belirler.

Bu belirsiz durum problemini ortadan kaldırmak amacıyla; veri mandalı (data latch), gecikme (delay) veya D Tipi Flip-Flop olarak da adlandırılan özel bir çift kararlı (bistable) devre mimarisi geliştirilmiştir. Bu yapıda, standart SR mandalının ve girişleri arasına lojik bir evirici (NOT kapısı) eklenerek girişlerin birbirinin tamamlayıcısı olması sağlanır. Bu flip-flop yapısı literatürde D Tipi Flip-Flop olarak bilinir.

D tipi Flip Flop Devre

Standart bir SR flip-flop’un durum değiştirmesi için çıkışı “ayarlayan” (SET) ve “sıfırlayan” (RESET) iki ayrı giriş hattına ihtiyaç olduğunu biliyoruz. Girişler arasına bağlanan evirici kapı sayesinde, bu iki girişi tek bir ana hatta indirgemek mümkün olur. Çünkü evirici, iki giriş sinyalinin daima birbirinin lojik tersi olmasını garantiler. Bu tamamlayıcı yapı, asenkron SR mandallarında iki girişin de aktif olduğu durumlarda meydana gelen durum belirsizliğini tamamen ortadan kaldırır.

Bu nedenle, elde edilen bu tek giriş hattına “veri” (Data – D) girişi adı verilir. Veri girişi lojik “1” (yüksek) tutulduğunda flip-flop SET durumuna geçerken; lojik “0” (düşük) seviyesine çekildiğinde ise devrenin çıkışı sıfırlanarak RESET konumuna gelir. Ancak, veri girişindeki her anlık değişim çıkışa doğrudan yansıyacak olsaydı, devrenin kararlılığı bozulurdu.

Bunu önlemek amacıyla, yetkilendirilmiş veriler saklandıktan sonra giriş hattını flip-flop’un mandallama (latch) hücresinden izole eden ek bir “saat” (Clock – CLK) veya “etkinleştirme” (Enable – EN) girişi eklenir. Bu girişin etkisiyle, D veri hattındaki lojik seviye yalnızca saat sinyali aktif olduğunda (tetiklendiğinde) çıkıştaki ucuna kopyalanır. Bu çalışma prensibi, günümüzde kullanılan senkron D Tipi Flip-Flop devrelerinin temelini oluşturur.

D Tipi Flip Flop İçin Doğruluk Tablosu

Not: Doğruluk tablosunda yer alan ok simgeleri ( veya ), D tipi flip-flop’un kenar tetiklemeli (edge-triggered) yapıda olduğunu ve saat darbesinin (saat sinyalinin) geçiş yönünü göstermektedir.

Master-Slave D Tipi Flip Flop

Temel D tipi flip-flop mimarisi; çıkış aşamasına birbirinin lojik tersi olan saat sinyalleriyle tetiklenen ikinci bir SR flip-flop eklenerek “Master-Slave D Tipi Flip-Flop” yapısına dönüştürülebilir. Saat sinyalinin yükselen kenarında (yükselen geçiş anında) ilk aşamadaki “Master” (efendi) birim D girişindeki durumu kilitlerken, bu esnada çıkış aşamasındaki “Slave” (köle) birim pasif durumda tutulur.

Master-Slave D Tipi Flip Flop Devresi

D tipi flip-flop’ların çalışma teorisini ve iç mimarisini inceledikten sonra, bu mantığı endüstriyel olarak uygulayan yaygın bir entegre devreyi inceleyebiliriz.

74LS74 Çift D Tipi Flip Flop

Dijital tasarım tecrübenizi daha da artırmak için senkron frekans sayıcıları tasarlarken sıklıkla başvurulan MOD sayıcı devreleri rehberimizi incelemenizi de öneriyoruz.